高速RS编译码器的设计及其FPGA实现

• 作者: 向良军 王梓斌 郑林华 金国平
• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: 里所(RS)编译码 现场可编程门阵列(FPGA) 域乘法 迭代译码算法
• 年，卷（期）: 2012,（1）
• 所属期刊栏目: 研发、设计、测试
• 页码范围: 64-67
• 分类号: TN911.22
• 字数: 3963字
• 语种: 中文
• DOI: 10.3778/j.issn.1002-8331.2012.01.019

摘要

在分析RS (Reed-Solomon)码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM(Berlekamp-Massey)迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路.硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35 FPGA上仅需要总资源的15％就可以实现(31,15)RS码编译码器电路,且在200 MHz系统时钟频率时达到10 Mb/s的译码速率,实现了高速数据处理.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	郑林华	国防科技大学电子科学与工程学院	72	330	9.0	14.0
2	向良军	国防科技大学电子科学与工程学院	8	24	4.0	4.0
3	王梓斌	国防科技大学电子科学与工程学院	5	53	3.0	5.0
4	金国平		5	34	4.0	5.0