基于FPGA的AES核设计

• 作者: 叶建武 周文锦 林家骏 韩津生
• 来源期刊: 计算机工程与科学
• 学科: 工学
• 关键词: AES 全流水线 计算加速 FPGA
• 年，卷（期）: 2013,（3）
• 所属期刊栏目: 计算机网络与信息安全
• 页码范围: 80-84
• 页数: 5页
• 分类号: TN791|TP393.081
• 字数: 3154字
• 语种: 中文
• DOI: 10.3969/j.issn.1007-130X.2013.03.013

摘要

AES在安全性、高性能、高效率、易用性和灵活性等方面都具有显著的优点,随着业界对计算性能要求的不断提高,在FPGA上实现AES加解密硬核的研究得到了越来越多的关注.在深入分析AES算法的基础上,提出了基于FPGA的AES全流水硬件核设计模型.模型中改进了ae数据块和轮运算的硬件设计结构,有效地提高了AES硬核的计算性能.在Altera公司EP4CE40F23C6 FPGA上的硬件实现结果显示,该AES硬核的硬件资源消耗为6 413个LE和80个M9K,工作频率为310 MHz,计算吞吐率为9.92 Gbps,获得了非常好的计算加速效果.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	林家骏	华东理工大学信息科学与工程学院	171	1083	15.0	26.0
2	韩津生	华东理工大学信息科学与工程学院	4	25	3.0	4.0
3	周文锦		3	22	3.0	3.0
4	叶建武		3	22	3.0	3.0