基于System Verilog的可重用验证平台

• 作者: 山蕊 李涛 蒋林
• 来源期刊: 电子技术应用
• 学科: 工学
• 关键词: System Verilog 验证 层次化 可重用
• 年，卷（期）: 2013,（5）
• 所属期刊栏目: 计算机技术与应用
• 页码范围: 128-131
• 页数: 4页
• 分类号: TN492
• 字数: 3367字
• 语种: 中文

摘要

采用System Verilog语言设计了一种具有层次化结构的可重用验证平台,该平台能够产生各种随机、定向、错误测试向量,并提供功能覆盖率计算.将验证平台在Synopsys公司的VCS仿真工具上运行,并应用到包交换芯片的仿真验证中.仿真结果显示,新设计的验证平台能通过修改随机信号约束条件和产生随机信号的权重值,使芯片的功能覆盖率达到100％.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	蒋林	西安邮电大学研究生学院	85	264	8.0	10.0
2	李涛	西安邮电大学电子工程学院	66	277	9.0	13.0
3	山蕊	西安邮电大学电子工程学院	23	34	3.0	5.0