片上网络存储器的BIST电路设计

• 作者: 吴玉龙 许川佩 陶意
• 来源期刊: 微电子学与计算机
• 关键词: 片上网络 March C+ SRAM BIST
• 年，卷（期）: 2013,（10）
• 页码范围: 105-109,113
• 页数: 6页
• 分类号: TP306
• 语种: 中文

摘要

片上网络（Network-on-Chip ，NoC）作为解决片上系统存在的问题而提出的一种解决方案，正受到越来越多的关注，测试技术是NoC设计工作的重要组成部分。该设计针对NoC系统中SRAM存储器模块，研究了SRAM的故障模型，建立了片上网络通信架构的功能模型，复用片上网络作为测试存取路径，设计完成了基于M arch C＋算法的BIST电路设计。该方案采用Verilog语言完成设计，并且在基于FPGA的NoC系统平台上实现了对SRAM的测试。实验结果表明，在面积开销增加较小的情况下，该方法具有较高的故障覆盖率。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	许川佩	桂林电子科技大学电子工程与自动化学院	124	676	13.0	19.0
2	吴玉龙	桂林电子科技大学电子工程与自动化学院	4	15	3.0	3.0
3	陶意	桂林电子科技大学电子工程与自动化学院	1	3	1.0	1.0