基于芯核分层布图的3D芯片扫描链优化设计

• 作者: 任福继 方芳 朱侠 王伟 秦振陆 郭二辉
• 来源期刊: 电子测量与仪器学报
• 学科: 工学
• 关键词: 芯核分层布图 绑定前测试 绑定中测试 协同优化 扫描链均衡 硬件开销
• 年，卷（期）: 2016,（10）
• 所属期刊栏目: 学术论文
• 页码范围: 1482-1489
• 页数: 8页
• 分类号: TN405
• 字数: 5203字
• 语种: 中文
• DOI: 10.13382/j.jemi.2016.10.005

摘要

随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点.为了减少三维堆叠集成电路(three dimensional stackedintegrated circuits,3 D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图,再利用“绑定中测试”复用“绑定前测试”扫描链的方式,协同优化绑定前和绑定中的总测试时间和硬件开销.在ITC'02基准电路上的实验结果表明,本文方法在TSV数量的约束下,测试时间和硬件开销分别最高降低了27.26％和89.70％,且各层芯核布图更加均匀.