65nm CMOS工艺时钟发生器的设计与实现

• 作者: 刘文平 高辉
• 来源期刊: 微电子学与计算机
• 关键词: Delta-sigma 模数转换器 抖动 锁相环
• 年，卷（期）: 2017,（9）
• 页码范围: 107-111
• 页数: 5页
• 分类号: TN42
• 语种: 中文

摘要

设计了一款应用于高速片上系统(System-on-Chip,SoC)领域的时钟发生器电路.基于Delta-sigma调制技术实现了小数分频,同时引入了加抖技术(Dither)以及模数转换器(Digital to Analog Converter,DAC)补偿技术,从而大幅度地抑制了Delta-sigma调制引起的量化噪声.基于65 nm CMOS工艺完成了电路设计,仿真结果表明,当输出频率为典型应用的1.2 GHz时,该电路周期抖动(period jitter)的均方根值(rms)约为0.656 ps,功耗仅为约3.824 mW.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘文平		17	71	5.0	7.0
2	高辉		1	1	1.0	1.0