基于Verilog的模拟前端时序的实现方法

• 作者: 孙辉 朱兴华 李小辉 杨定宇 王进 赵地
• 来源期刊: 电子科技
• 学科: 工学
• 关键词: 平板探测器 模拟前端 时序 Verilog 仿真
• 年，卷（期）: 2017,（4）
• 所属期刊栏目: 图像·编码与软件
• 页码范围: 144-147
• 页数: 4页
• 分类号: TP311.1
• 字数: 2646字
• 语种: 中文
• DOI: 10.16180/j.cnki.issn1007-7820.2017.04.036

摘要

针对如何高精度、高速实现模拟前端时序的问题,提出了一种用于平板探测器的模拟前端时序的Verilog实现方法.Verilog语言的编程整体上采用模块化设计,主要包含电荷采集模块、数据读出模块和计数器模块.利用锁相环技术设置各模块不同的时钟信号,通过编写有限状态机和改进型计数器实现各模块的时序.仿真结果表明,该编程方法满足了时序高精度实现的需求,具有运行速度快、灵活性高等特点,达到了预期效果.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	朱兴华	成都信息工程大学光电技术学院	32	98	6.0	7.0
2	杨定宇	成都信息工程大学光电技术学院	39	148	6.0	9.0
3	孙辉	成都信息工程大学光电技术学院	12	34	3.0	5.0
4	李小辉	成都信息工程大学光电技术学院	2	4	2.0	2.0
5	赵地	成都信息工程大学光电技术学院	2	4	2.0	2.0
6	王进	成都信息工程大学光电技术学院	1	2	1.0	1.0