2133Mb/s DDR3存储接口的物理设计

• 作者: 李振涛 裴秉玺 郭阳 黄东昌
• 来源期刊: 微电子学与计算机
• 关键词: DDR3 物理设计 时钟树 布局规划
• 年，卷（期）: 2017,（7）
• 页码范围: 79-83
• 页数: 5页
• 分类号: TN47
• 语种: 中文

摘要

在40 nm工艺下完成了一款高性能DSP芯片中DDR3存储接口的物理设计,提出并实现了DDR3存储接口的布局规划、时钟树和时序收敛方法.在布局规划阶段,综合考虑了面积、时序等因素,确定了DDR3的布图形状大小以及内部宏单元、IO单元的规划;在时序收敛阶段,分析了DDR3的时钟和路径结构,并针对关键路径进行精细的手工规划,提出并实现了自动化skew检查脚本框架,成功将各个PHY域内总线的偏差控制在40 ps以内.实验结果表明,此设计达到了频率533 MHz、最大数据率2 133 Mb/s的目标.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	郭阳	国防科技大学计算机学院	50	449	9.0	20.0
2	李振涛	国防科技大学计算机学院	9	20	3.0	4.0
3	裴秉玺	国防科技大学计算机学院	1	3	1.0	1.0
4	黄东昌	国防科技大学计算机学院	1	3	1.0	1.0