高速DDR3存储控制器的时钟偏差控制和优化

• 作者: 石文侠 胡军涛 薛智民 赵亮 龙娟
• 来源期刊: 微电子学与计算机
• 关键词: DDR3存储控制器 布图布局 时钟树 手动干预 时钟偏差
• 年，卷（期）: 2018,（10）
• 页码范围: 103-106
• 页数: 4页
• 分类号: TN47
• 语种: 中文

摘要

基于65 nm工艺,完成了高性能海量处理器芯片中的高速DDR3存储控制器的物理设计.重点介绍了DDR3存储控制器物理设计中的布图布局设计和时钟树设计,并针对EDA工具自动生成时钟树导致的DDR3PHY域内总线时钟偏差较大问题,提出并实现精确手动干预关键时钟路径上的时钟树设计优化方法,并进一步采用寄存器逻辑优化方式,成功将DDR3 PHY域内总线时钟偏差控制在30 ps内,满足设计要求的性能.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	薛智民		4	2	1.0	1.0
2	赵亮		2	9	1.0	2.0
3	胡军涛		1	1	1.0	1.0
4	龙娟		1	1	1.0	1.0
5	石文侠		2	6	1.0	2.0