基于FPGA的DDR3存储控制的设计与验证

• 作者: 尉晓惠 常路 李丽斯 殷晔
• 来源期刊: 计算机测量与控制
• 关键词: FPGA DDR3 SDRAM 存储控制
• 年，卷（期）: 2015,（3）
• 所属期刊栏目: 算法、设计与应用
• 页码范围: 969-971
• 页数: 3页
• 分类号: TP274
• 语种: 中文

摘要

DDR3 SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4％;此设计在功能和性能上均符合系统总体设计的要求.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	殷晔		3	37	3.0	3.0
2	李丽斯		3	37	3.0	3.0
3	常路		2	32	2.0	2.0
4	尉晓惠		1	19	1.0	1.0