高速NRZ码同步时钟提取设计及FPGA实现

• 作者: 徐泽琨 李国诚 汪弈舟 黄明 黄炎
• 来源期刊: 工业技术创新
• 学科: 工学
• 关键词: 增加/扣除脉冲法 位时钟同步 时钟恢复 FPGA 高速NRZ码
• 年，卷（期）: 2019,（5）
• 所属期刊栏目: 智能化
• 页码范围: 28-33
• 页数: 6页
• 分类号: TP311
• 字数: 1672字
• 语种: 中文
• DOI: 10.14103/j.issn.2095-8412.2019.05.005

摘要

为精准提取高速NRZ码元的时钟,设计了过零检测微分型数字锁相环,采用增加/扣除脉冲法进行动态相位调整,用以实现对高速NRZ码元接收序列进行位时钟同步;分析了最大锁定范围和最大锁定频率与本地时钟频率的关系;使用Verilog HDL语言进行代码编写,基于FPGA进行了验证.应用误码仪实测表明:在发送波特率为1 Mbps的PN17伪随机序列时,时钟同步后误码率小于10-7;最高时钟恢复速率可达50 Mbps.实际应用中具有很好的适用性和抗干扰性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	黄明		47	68	5.0	6.0
2	汪弈舟		15	16	2.0	3.0
3	徐泽琨		12	21	3.0	4.0
4	李国诚		12	16	3.0	3.0
5	黄炎		2	7	2.0	2.0