高速码率兼容DVB-S2的LDPC译码器的 FPGA实现

• 作者: 李波 杨懋 谢天娇 闫中江
• 来源期刊: 西北工业大学学报
• 学科: 工学
• 关键词: 高速LDPC译码器 码率兼容 DVB-S2标准 FPGA
• 年，卷（期）: 2019,（2）
• 页码范围: 299-307
• 页数: 9页
• 分类号: TN92
• 字数: 7345字
• 语种: 中文

摘要

提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构,通过对DVB-S2的LDPC码校验矩阵进行初等变换得到新的矩阵,由准循环(quasi-cyclic,QC)子矩阵和行变换下三角双对角子矩阵(transformation of staircase lower triangular,TST)组成.提出的译码器架构QC部分利用现阶段研究最多的准循环QC-LDPC译码器技术,而对于TST部分,只需兼容QC矩阵部分,提出的架构可以按照QC的架构而动态地改变TST的并行路数,而且分开存储TST与QC的更新消息,保证了码率兼容.基于Xilinx XC7VX485T FPGA的验证结果表明,5种码率兼容的DVB-S2 LDPC译码器,可到达时钟频率250 MHz,最大迭代次数20次,对应的译码器最大吞吐量为2.5 Gbit/s.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李波	西北工业大学电子信息学院	126	409	9.0	12.0
2	闫中江	西北工业大学电子信息学院	25	37	3.0	5.0
3	杨懋	西北工业大学电子信息学院	15	10	2.0	2.0
4	谢天娇	西北工业大学电子信息学院	2	0	0.0	0.0