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摘要:
针对当前在FPGA上实现卷积神经网络模型时卷积计算消耗资源大,提高FPGA芯片性能代价较大等问题,提出一种改进的基于嵌入式SoC的优化设计方法.对卷积计算的实现方法和存储访问通道加以优化,以提高并行计算性能;将32位位宽的浮点数量化为16位定点数,加快前向传播的数据传输;结合硬件描述软件的高层次综合技术,将卷积神经网络映射到硬件平台成为一种同步数据流模型从而加快计算速度.通过实验证明,该方案较现有设计节约了89%的BRAM和72%的LUT,在工作频率为100 MHz的测试中,其处理速度比单独使用Cortex-A9的方案提升了42倍.
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文献信息
篇名 改进的基于嵌入式SoC卷积神经网络识别模型
来源期刊 计算机应用与软件 学科 工学
关键词 卷积神经网络 嵌入式系统 FPGA 定点数量化
年,卷(期) 2020,(3) 所属期刊栏目 嵌入式软件与应用
研究方向 页码范围 257-260
页数 4页 分类号 TP391
字数 3327字 语种 中文
DOI 10.3969/j.issn.1000-386x.2020.03.043
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 肖金球 苏州科技大学苏州市智能测控工程技术研究中心 48 243 7.0 14.0
2 孙磊 苏州科技大学电子与信息工程学院 3 9 1.0 3.0
3 顾敏明 苏州科技大学苏州市智能测控工程技术研究中心 5 11 2.0 3.0
4 夏禹 苏州科技大学电子与信息工程学院 1 0 0.0 0.0
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研究主题发展历程
节点文献
卷积神经网络
嵌入式系统
FPGA
定点数量化
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
计算机应用与软件
月刊
1000-386X
31-1260/TP
大16开
上海市愚园路546号
4-379
1984
chi
出版文献量(篇)
16532
总下载数(次)
47
总被引数(次)
101489
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