一种应用于阵列TDC的低抖动锁相环设计

• 作者: 吴金 孙亚伟 孙伟锋 彭杰 罗木昌 郑丽霞
• 来源期刊: 电子学报
• 学科: 工学
• 关键词: 锁相环 低抖动 相位噪声
• 年，卷（期）: 2020,（9）
• 所属期刊栏目: 学术论文
• 页码范围: 1703-1710
• 页数: 8页
• 分类号: TN911.8
• 语种: 中文
• DOI: 10.3969/j.issn.0372-2112.2020.09.006

摘要

传统的PLL(Phase Locked Loop)电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC(Time-to-Digital Converter)的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环(Phase Locked Loop,PLL)电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59％,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	吴金		47	437	13.0	19.0
2	孙伟锋		105	634	13.0	19.0
3	孙亚伟		1	0	0.0	0.0
4	彭杰		2	6	1.0	2.0
5	郑丽霞		4	0	0.0	0.0
6	罗木昌		1	0	0.0	0.0