CP-PLL快速入锁集成电路方案设计

• 作者: 赵建明 张宜尧 刘炜恒 李晓东 徐银森 李建全 徐开凯
• 来源期刊: 电子科技大学学报
• 关键词: 动态环路带宽 快速锁定 相位噪声 锁相环 预置位
• 年，卷（期）: 2021,（2）
• 所属期刊栏目: 通信与信息工程|Communication and Information Engineering
• 页码范围: 180-185
• 页数: 6页
• 分类号: TN432
• 语种: 中文
• DOI: 10.12178/1001-0548.2019246

摘要

该文基于TSMC 0.18μm RF CMOS工艺实现了一个用于加快CP-PLL锁定时间的数模混合复合结构,该复合结构主要包括两个独立单元——动态环路带宽单元及预置位反馈环.其中,两个单元的控制电路均采用全数字电路实现,并通过DC综合与ICC自动布局布线得到版图信息.经过同一CP-PLL参数环境下的对比分析,比较了包括传统结构的3种方案的锁定时间.在工作电源1.8 V下,优化后的锁定时间为1.12μs,较传统结构锁定时间提升了76.7％;整体相噪在稳态保持-103.1 dBc/Hz@1 MHz,较传统结构仅上升了0.3％.证明该复合结构能够有效降低上电启动以及跳频时的锁定时间.