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刊名：微电子学与计算机

发表时间：2007-02-01

摘要:

改进了一种组合电路设计错误诊断DED(Design Error Diagnosis)算法.它使用多可满足性问题(SAT)求解技术,通过对布尔可满足解计数来实现对多个逻辑错误的诊断定位.改进了电路诊断架构,新架构的合取范式表述所使用的变量和子句数目大为减少;通过多种启发式方法,避免了不必要的操作,使算法在时间和内存上保持有效性.

设计错误诊断布尔可满足性电子设计自动化

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2.【期刊】SAT数据结构与组合测试生成

作者：刘歆

刊名：微电子学与计算机

发表时间：2003-05-01

摘要:

有效的布尔可满足性算法必然包括有效的数据结构.本文深入地分析了用于回溯搜索SAT算法的数据结构,指出了它们各自所具有的优势和不足.并将SAT应用于组合电路的测试生成中.根据应用的特点和在分析的基础上,设计并实现了一个主要是针对组合测试生成的SAT算法,初步的实验结果证明了它在测试生成应用中的有效性.

算法布尔可满足性数据结构测试生成

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3.【期刊】基于布尔可满足性的逻辑电路等价性验证方法

作者：刘歆熊有伦

刊名：微电子学与计算机

发表时间：2007-11-01

摘要:

提出了基于布尔可满足性(Boolean Satisfiability,SAT)的逻辑电路等价性验证方法.这一验证方法把每个电路抽象成一个有穷自动机(FSM),为两个待验证的电路构造积机,把等价性验证问题转换成了积机的断言判定问题.改进了Tseitin变换方法,并将其用于把电路约束问题变换成(Conjunctive Normal Form,CNF)公式.之后则用先进的CNF SAT求解器zChaff判定积机所生成的布尔公式的可满足性.事例电路验证说明了该方法的有效性.

设计验证等价性验证逻辑电路布尔可满足性合取范式

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4.【期刊】基于布尔可满足性的伪码捕获方法

作者：易波王景

刊名：计算机应用研究

发表时间：2011-08-01

摘要:

为了提高扩频通信系统中伪码序列的检测概率,同时降低捕获时间,提出了一种基于布尔可满足性(SAT)的伪码捕获算法,首先将扩频通信中的捕获算法通过面向模块级的布尔可满足性合取范式进行建模,然后利用先进的SAT求解技术对模型进行求解,从而达到对伪码序列捕获的目的.理论方法和仿真结果表明,该方法能够有效提高捕获过程的检测概率,并降低捕获时间.

伪码捕获伪码相位同步有序二叉判决图布尔可满足性

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5.【期刊】H-GRASP:一种基于GRASP改进的混合SAT解法器

作者：于宗光唐玉兰张惠国陈建慧

刊名：计算机应用研究

发表时间：2010-03-01

摘要:

为了改善GRASP的局限性,提出了一种能解决含有伪布尔(PB)和合取范式(CNF)混合约束问题的新的混合算法(H-GRASP).该新算法采用了切削平面技术来提取PB约束条件之间的推论,并把它结合到普通的蕴涵图中,分析引起冲突的学习.与解决混合约束问题的其他两种方法--整数线性规划和纯基于SAT方法进行了彻底的比较.实验结果证明,H-GRASP方法从整体上大大减少了运行时间,加快了速度,同时还保证了加入这种方法的低耗费.

布尔可满足性势约束整数线性规划伪布尔

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6.【期刊】结合逻辑模拟和布尔可满足性的设计错误诊断方法

作者：曾松伟李光辉

刊名：现代电子技术

发表时间：2010-06-01

摘要:

在集成电路设计验证与调试过程中,逻辑错误诊断工具通常会给出一定数量的候选错误区域,然后通过特定的算法尽可能多地减少候选区域,以方便错误的准确定位.在此提出一种结合模拟与布尔可满足性(SAT)的错误诊断方法,用于提高错误诊断准确性.该方法首先使用模拟方法对候选的错误区域逐一进行判断,对于不能由模拟方法判别的候选区域,使用基于SAT的形式化方法进一步判断.针对ISCAS'85电路的实验结果表明,该方法具有较高的错误诊断准确性和效率.

设计验证错误诊断布尔可满足性逻辑模拟

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7.【期刊】一种基于伪布尔可满足性FPGA布线算法

作者：于宗光刘战沈静静顾晓峰

刊名：科技与创新

发表时间：2010-02-01

摘要:

为了克服布尔可满足性算法在现场可编程门阵列布线中存在的不足,引进了一种在标准对称阵列(隔离岛状)现场可编程门阵列结构下的新型有效布线方法--伪布尔可满足性算法,并结合实例详细地阐述了将其应用于布线的原理及方法,同时采用实际工业电路将布尔可满足性算法与伪布尔可满足性算法作出比较.实验结果显示,伪布尔可满足性算法比布尔可满足性算法在布线时间上减少了10.5%,在稳定性上提高了3.3%.

现场可编程门阵列布尔可满足性伪布尔可满足性布线

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8.【期刊】串扰时延故障的SAT-ATPG算法研究

作者：刘鹏尚玉玲钱尚

刊名：计算机测量与控制

发表时间：2017-03-01

摘要:

随着芯片运行速度不断提高,对串扰时延的测试已成为一个迫切需要解决的问题;文中提出一种面向多条攻击线的受害线上最大串扰噪声的测试生成方法;此方法建立了串扰通路时延故障模型、分析了布尔可满足性问题、讨论了七值逻辑,研究了串扰时延故障测试转换为CNF的逻辑表达式,在非鲁棒测试条件下约简CNF范式,并提出了串扰时延故障的SAT-ATPG算法;最后通过实例分析,对本文算法进行验证;结果表明:该算法对串扰时延故障的测试矢量的生成是有效的.

串扰时延故障布尔可满足性时延测试

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9.【期刊】基于SAT的电路错误定位方法研究进展

作者：张建民黎铁军张峻李思昆

刊名：国防科技大学学报

发表时间：2014-02-01

摘要:

随着VLSI芯片复杂度不断增加，功能验证与调试已占到整个芯片设计周期的60％以上。而错误的定位往往消耗大量的时间与精力，因此迫切需要一种高效的方法诊断与定位电路中的错误。针对近年来出现的许多电路错误定位方法，介绍了电路错误诊断方法的分类与工作流程，深入分析了基于SAT的错误定位方法的基本原理；对各种算法进行了概述评论，并简要介绍了在不可满足子式求解方面所做的一些研究工作，而不可满足子式能够显著提高错误定位效率与精度；讨论了电路错误定位技术所面临的主要挑战，并对今后的研究方向进行了展望。

形式化验证错误定位布尔可满足性可满足性模

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10.【期刊】基于SAT和BDD的频繁序列挖掘技术

作者：戴瑀君徐周波

刊名：广西科学院学报

发表时间：2018-02-01

摘要:

[目的]研究模式挖掘领域中的频繁序列挖掘技术,由于序列模式挖掘存在指数级的搜索空间,且传统的SAT求解算法无法高效求解大规模数据集的缺点,因此研究符号表示和操作技术,用来避免冗余计算.[方法]提出基于SAT的频繁序列挖掘的符号OBDD算法,基于深度优先算法的思想,首先将频繁序列挖掘问题构建为SAT模型,其次对变量进行排序并将约束子句分类后分别描述为OBDD,利用OBDD的"与"操作得到满足SAT的所有频繁序列模式.[结果]实例结果表明,该方法准确可行.[结论]该方法能有效缩减搜索空间,提高求解效率.

布尔可满足性有序二叉决策图频繁序列挖掘

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