ASIC后端设计中的时序偏差以及时钟树综合

• 作者: 唐振宇
• 来源期刊: 电子设计应用
• 学科: 工学
• 关键词: 缓冲器插入 时钟偏差 时钟树综合
• 年，卷（期）: 2003,（10）
• 所属期刊栏目: IC设计
• 页码范围: 18-19,38
• 页数: 3页
• 分类号: TN4
• 字数: 2057字
• 语种: 中文

摘要

同步设计中,由于时钟网络延时决定了芯片的最大工作速度,所以时钟树需要高精度进行布线.一种重要的时钟网络设计是缓冲器插入.在超大规模集成电路的设计中,为了最小化时钟延时和时钟偏差,缓冲器插入是一种有效的方法.在布局布线流程中,时钟树布线在"时钟树综合"时由工具自动完成."时钟树综合"在aplolo里是在布局完成后布线之前做的.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	唐振宇	同济大学信息与控制工程系	3	22	1.0	3.0