一款深亚微米ASIC芯片的后端设计

• 作者: 徐新宇 徐睿 邹文英
• 来源期刊: 电子与封装
• 学科: 工学
• 关键词: 布局 布线 时钟树 串扰 时序分析 时序优化
• 年，卷（期）: 2012,（8）
• 页码范围: 26-29
• 分类号: TN402
• 字数: 3387字
• 语种: 中文

摘要

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程.文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍.同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	徐睿		18	61	5.0	7.0
2	徐新宇		9	30	4.0	5.0
3	邹文英		4	14	2.0	3.0