全数字延时锁定环及其应用

• 作者: 罗翔鲲
• 来源期刊: 电子工程师
• 学科: 工学
• 关键词: 延时锁定环 时钟时延 现场可编程门阵列
• 年，卷（期）: 2004,（6）
• 所属期刊栏目: 微电子与基础产品
• 页码范围: 22-24,43
• 页数: 4页
• 分类号: TN492
• 字数: 1858字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-4888.2004.06.008

摘要

介绍了一种区别于锁相环(PLL)和基于压控延迟线(VCDL)的延时锁定环(DLL)、全部由纯数字电路实现的DLL电路.该电路用于消除时钟时延,全数字的结构使其无条件稳定,不会累积相位误差,而且具有良好的噪声敏感度、较低的功耗和抖动性能.使其在时延补偿和时钟调整的应用中具有优势,并可全部嵌入单个芯片中.文中分析了全数字DLL的工作原理及其结构,给出了其在现场可编程门阵列(FPGA)中的应用.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	罗翔鲲	西南交通大学计算机与通信工程学院	1	13	1.0	1.0