一种低功耗SoC芯片的综合BIST方案

• 作者: 方祥圣 曹先霞 梁华国
• 来源期刊: 计算机工程
• 学科: 工学
• 关键词: SoC芯片 内建自测试 低功耗
• 年，卷（期）: 2006,（15）
• 所属期刊栏目: 工程应用技术与实现
• 页码范围: 245-246,249
• 页数: 3页
• 分类号: TP391
• 字数: 3526字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-3428.2006.15.086

摘要

提出了一种低功耗的综合BIST方案.该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低芯片的测试功耗.测试实验表明,该方案既能减少测试应用时间,又能够有效地降低芯片测试功耗,平均输入跳变仅为类似方案的2.7%.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	梁华国	合肥工业大学计算机与信息学院	192	1611	19.0	30.0
2	方祥圣	安徽经济管理学院计算机系	9	54	2.0	7.0
4	曹先霞		4	17	2.0	4.0