低电压高速CMOS电流模线性鉴相器的设计

• 作者: 张坤 陈岚
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: 串行和解串电路 时钟和数据恢复 线性鉴相器 电流模逻辑
• 年，卷（期）: 2008,（3）
• 所属期刊栏目: 固体电子器件及电路
• 页码范围: 849-852
• 页数: 4页
• 分类号: TN432
• 字数: 2543字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2008.03.029

摘要

在高速时钟和数据恢复电路(CDR)中一般采用高数率比线性鉴相器(LPD)来降低鉴相器(PD)和压控振荡器(VCO)的工作频率.从电路结构的复杂度、芯片面积以及功耗三方面,对三种不同速率比LPD电路进行了分析比较;针对2.5 Gbit/sCDR电路的具体应用,分别设计了半数率比和1/4数率比LPD,均通过了功能仿真;最后比较仿真结果,在2.5 Gbit/s应用下,半数率比结构是合理的选择.电路设计采用TSMC 0.18 μm CMOS混合信号工艺,LPD电路均采用低电压高速电流模逻辑(CML)实现.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈岚	中国科学院计算技术研究所中国科学院计算机系统结构重点实验室	86	361	10.0	14.0
2	张坤	中国科学院计算技术研究所中国科学院计算机系统结构重点实验室	71	777	13.0	26.0