一个面积优化的高速RS(255,239)译码器VLSI设计

• 作者: 张静波 张鹤鸣 戴显 胡辉勇 贾大中
• 来源期刊: 西安电子科技大学学报（自然科学版）
• 学科: 工学
• 关键词: RS码 流水线结构 Euclid算法 Verilog HDL 超大规模集成电路
• 年，卷（期）: 2008,（1）
• 页码范围: 116-120
• 页数: 5页
• 分类号: TN47
• 字数: 2642字
• 语种: 中文
• DOI: 10.3969/j.issn.1001-2400.2008.01.022

摘要

基于改进的Euclid算法,提出了一种仅含两个折叠计算单元的结构,并用三级流水线结构整体实现以提高吞吐率.将常规有限域乘法器转化到复合域中实现,降低了芯片的复杂性和关键路径延迟.以RS(255,239)为例,基于TSMC 0.18标准单元库的译码器电路规模约为20 614门,在相同纠错能力下,该结构相比较于传统的并行脉动阵列结构,其硬件复杂度可减少60%左右.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	胡辉勇	西安电子科技大学微电子学院	64	367	10.0	15.0
2	张鹤鸣	西安电子科技大学宽禁带半导体材料与器件教育部重点实验室	102	510	12.0	16.0
3	张静波	西安电子科技大学微电子学院	6	93	3.0	6.0
4	贾大中	西安电子科技大学微电子学院	2	2	1.0	1.0
5	戴显	西安电子科技大学宽禁带半导体材料与器件教育部重点实验室	1	2	1.0	1.0