基于布尔可满足性的层次化通路时延故障测试

• 作者: 杨德才 谢永乐 陈光(礻禹)
• 来源期刊: 电子测量与仪器学报
• 学科: 工学
• 关键词: 布尔可满足性 时延故障测试 层次化电路
• 年，卷（期）: 2008,（3）
• 页码范围: 6-10
• 页数: 5页
• 分类号: TN407
• 字数: 2222字
• 语种: 中文

摘要

针对现代VLSI电路趋向于层次化的设计,本文提出了基于布尔可满足性的层次化通路时延故障测试方法,采用面向模块级的增量布尔可满足性合取范式的提取,从高到低层次化实现了关键通路的判别及子式生成.利用电路的时延测试条件蕴涵并转化为相应的约束子句,有利于将冲突尽早提前,以减少搜索空间.通过将已有的判别模块储存起来,作为学习子句,避免重复判别,极大的加快了子式的提取且降低了求解的规模和难度.仿真结果表明本文方案具有测试时间短、效率高,特别适合于具有模块化、规则化结构的层次化设计电路.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	谢永乐	电子科技大学自动化工程学院	73	549	12.0	20.0
2	陈光(礻禹)	电子科技大学自动化工程学院	89	1213	20.0	31.0
3	杨德才	电子科技大学自动化工程学院	13	39	4.0	5.0