BCH解码器面积优化的VLSI设计

• 作者: 曾献君 陈志 黄世震
• 来源期刊: 科技与创新
• 关键词: ECC纠错 BCH解码器 BM算法 面积优化
• 年，卷（期）: 2010,（26）
• 页码范围: 168-170
• 分类号: TN492
• 语种: 中文
• DOI: 10.3969/j.issn.2095-6835.2010.26.071

摘要

介绍了一种适合于NAND Flash中ECC纠错系统的面积优化BCH(8191,8087)解码器的VLSI设计,设计中,充分考虑到NAND Flash的ECC纠错特性,采用软硬件协调和优化的二级流水线结构.根据ECC纠错的四个步骤,针对求解关键方程的这一步运用改进的Berlekamp-Massey迭代算法实现,并在迭代的过程中采用了有限域乘法器的串并联混用的方式,有效的缩小了BCH解码器的面积,适用于NAND Flash的纠错系统.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	黄世震		93	587	13.0	19.0
2	陈志		2	9	1.0	2.0
3	曾献君		4	13	2.0	3.0