基于RSIC的简易CPU的设计与实现

• 作者: 张航
• 来源期刊: 中国科技投资
• 关键词: verilog HDL RISC CPU 自顶向下
• 年，卷（期）: 2016,（33）
• 所属期刊栏目: 设计与应用
• 页码范围: 268-269
• 页数: 2页
• 字数: 2107字
• 语种: 中文

摘要

随着科技的进步,电子产品硬件发生着巨大的变化,计算机的核心部件中央处理器CPU更是日新月异.本文采用EDA技术,以verilog HDL为开发语言,在XILINX和modelsim的开发环境上,设计和仿真基于RISC架构的简易8位CPU.在这里,将CPU划分为八个模块:时钟发生器,指令寄存器,程序计数器,累加器,加法器,控制器,存储器和译码器组成.采用自顶向下的方法进行设计,最后对系统进行了编译和仿真.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张航		1	0	0.0	0.0