一种优化的AES算法及其FPGA实现

• 作者: 张伟 武文斌 王耘波 高俊雄
• 来源期刊: 计算机与数字工程
• 学科: 工学
• 关键词: AES算法 全流水线 FPGA
• 年，卷（期）: 2017,（3）
• 所属期刊栏目: 信息处理与网络安全
• 页码范围: 502-505,511
• 页数: 5页
• 分类号: TP309.7
• 字数: 2380字
• 语种: 中文
• DOI: 10.3969/j.issn.1672-9722.2017.03.020

摘要

针对AES算法加密解密结构的不一致提出了一种优化算法,得到了统一的加密解密流程,有效节省了资源消耗.为取得速度和资源的折中,AES加密解密主体采用内外混合流水线结构,其中S-box和逆S-box采用基于正规基的有限域算法实现.基于对各电路模块路径延时的分析,对AES轮变换进行了6级流水线划分.在Xilinx公司XC7VX485T FPGA上综合结果显示:电路资源消耗为19006LUTs,最高工作频率为724.323MHz,数据吞吐量为92.713Gbps,获得了非常好的加速效果且有效降低了资源消耗.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张伟	华中科技大学光学与电子信息学院	174	1040	17.0	22.0
2	王耘波	华中科技大学光学与电子信息学院	68	398	10.0	16.0
3	高俊雄	华中科技大学光学与电子信息学院	44	248	8.0	13.0
4	武文斌	华中科技大学光学与电子信息学院	2	12	2.0	2.0