3200Mbps DDR4 PHY的物理设计优化

• 作者: 任小敏 倪哲勤 王琴 苏皆磊
• 来源期刊: 微电子学与计算机
• 关键词: DDR4 PHY 时钟树综合 多源时钟树结构 多位缓冲器
• 年，卷（期）: 2019,（7）
• 页码范围: 1-5
• 页数: 5页
• 分类号: TN4
• 语种: 中文

摘要

以一款基于TSMC 16 nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4 PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4 PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性再结合面积和时序等性能的优化确定了DDR4 PHY的布局形状.时钟树综合时,对比分析了传统的时钟树综合CTS和优化设计过的多源时钟树综合MSCTS,设计了针对DDR4 PHY模块特点的大型多位缓冲器M2M8,其驱动距离可以达到1200μm.仿真实验结果表明,优化后的时钟树结构级数从65级降到19级,时钟最大延迟最多降低了48.37％,时钟偏差减少了52.33％,功耗降低了17.24％,DDR4 PHY的各项性能优化结果显著,达到实验目的.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王琴	上海交通大学电子信息与电气工程学院	74	297	11.0	16.0
2	任小敏	上海交通大学电子信息与电气工程学院	1	0	0.0	0.0
3	苏皆磊		1	0	0.0	0.0
4	倪哲勤		1	0	0.0	0.0