时钟提取与抖动衰减数字锁相环设计研究

• 作者: 章倩苓 蒋林 谢晓燕
• 来源期刊: 光通信研究
• 学科: 工学
• 关键词: 时钟提取 抖动衰减 数字锁相环 专用集成电路设计
• 年，卷（期）: 2003,（5）
• 页码范围: 46-49
• 页数: 4页
• 分类号: TN929.1
• 字数: 3077字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-8788.2003.05.013

摘要

文章简要介绍了数字锁相环(DPLL)的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	蒋林	复旦大学专用集成电路与系统国家重点实验室	85	264	8.0	10.0
3	章倩苓	复旦大学专用集成电路与系统国家重点实验室	72	481	12.0	17.0
6	谢晓燕	西安邮电学院计算机系	46	135	7.0	9.0