基于层次化设计的Verilog HDL增量编译方法

• 作者: 刘明业 胡燕翔
• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: 增量编译 IC Verilog HDL 模块 设计层次
• 年，卷（期）: 2003,（22）
• 所属期刊栏目: 博士论坛
• 页码范围: 9-11
• 页数: 3页
• 分类号: TP31
• 字数: 3871字
• 语种: 中文
• DOI: 10.3321/j.issn:1002-8331.2003.22.004

摘要

根据自顶向下设计方法和使用Verilog HDL设计层次化的特点,提出依据设计层次、以模块为单位的VerilogHDL增量编译方法.利用在语法分析和语义检查时构建的设计层次信息和符号表,根据被修改模块在设计层次中的位置,自动对全部相关模块进行增量编译,同时更新编译结果和重构层次引用关系.在设计Verilog HDL编译器的同时予以实现.通过测试证明对于多模块设计中个别模块的修改,使用增量编译可以显著缩短重新编译的时间开销.