基于Verilog-HDL的逻辑分析卡中双向端口的设计

• 作者: 常晓明 李媛 王海渊
• 来源期刊: 太原理工大学学报
• 关键词: Verilog-HDL 逻辑分析卡 inout 硬件测试法 RAM
• 年，卷（期）: 2006,（4）
• 所属期刊栏目: 信息与电力工程
• 页码范围: 463-465
• 页数: 3页
• 分类号: TP274.2
• 语种: 中文
• DOI: 10.3969/j.issn.1007-9432.2006.04.025

摘要

介绍了自行设计逻辑分析卡的系统构成,给出各个功能模块的逻辑框图.然后,从应用的角度简单介绍了ISSI公司的静态RAM芯片IS61LV256,并阐明了将其作为逻辑分析卡外部RAM的使用方法,设计了该RAM与CPLD的硬件接口.应用Verilog-HDL语言对双向(inout)端口所进行了描述,在此基础上以一个简化了的双向(inout)端口模块为例,设计了对该双向(inout)端口的仿真方法,并给出了仿真结果.最后给出一种简易的硬件测试方法对双向(inout)端口进行测试,证明了该设计以及对其的仿真的正确性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	常晓明	太原理工大学计算机与软件工程学院	61	260	10.0	13.0
2	李媛	天津工业大学计算机技术与自动化学院	5	24	2.0	4.0
3	王海渊	太原理工大学信息工程学院	1	2	1.0	1.0