用Verilog-HDL设计序列检测器

• 作者: 王平 鄢靖丰 陈晓黎
• 来源期刊: 计算机与数字工程
• 学科: 工学
• 关键词: Verilog-HDL Synplify 电子设计自动化 序列检测器
• 年，卷（期）: 2005,（11）
• 所属期刊栏目: 设计与实现
• 页码范围: 118-121
• 页数: 4页
• 分类号: TN79
• 字数: 1975字
• 语种: 中文
• DOI: 10.3969/j.issn.1672-9722.2005.11.034

摘要

简要介绍Verilog-HDL设计数字电路基本原理,并用它具体的设计一个序列检测器,且与传统的用J-K触发器所设计的检测器进行了比较,最后在Synplify开发环境进行仿真综合,自动生成了满足给定条件的序列检测器物理电路.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王平	中国地质大学计算机学院	32	258	9.0	14.0
2	鄢靖丰	中国地质大学计算机学院	6	23	3.0	4.0
3	陈晓黎		6	21	2.0	4.0