深亚微米ASIC设计中的时序约束与静态时序分析

• 作者: 刘三清 吴丹 徐维锋 林昭昭 邹雪城
• 来源期刊: 电子工程师
• 学科: 工学
• 关键词: 专用集成电路(ASIC)设计 设计约束 时序约束 静态时序分析
• 年，卷（期）: 2004,（3）
• 所属期刊栏目: 微电子与基础产品
• 页码范围: 16-19,22
• 页数: 5页
• 分类号: TN402|TN492
• 字数: 3962字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-4888.2004.03.006

摘要

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束,并自始至终使用这些约束条件来驱动电路设计软件的工作.文中介绍了设计中所需考虑的各种时序约束,并以同步数字系列(SDH)传输系统中8路VC12-VC4 E1映射电路设计为例,详细说明了设计中所采用的时序约束,并通过静态时序分析(STA)方法使电路时序收敛得到了很好的验证.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	邹雪城	华中科技大学电子科学与技术系	310	2261	21.0	31.0
5	刘三清	华中科技大学电子科学与技术系	31	279	10.0	15.0
6	吴丹	华中科技大学电子科学与技术系	52	266	10.0	14.0
7	徐维锋		2	31	2.0	2.0
8	林昭昭	华中科技大学电子科学与技术系	2	28	2.0	2.0