DDFS逻辑优化设计及Verilog实现

• 作者: 史喆 杨银堂
• 来源期刊: 微电子学与计算机
• 关键词: 流水线 输入寄存器结构 加法器最低位修正 压缩存储查找表
• 年，卷（期）: 2004,（5）
• 页码范围: 37-40
• 页数: 4页
• 分类号: TN492
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2004.05.010

摘要

文章主要介绍了在直接数字频率合成器DDFS(Direct Digital Frequency Synthesizer)系统中,为了提高芯片运算速度,加大输出带宽,减小芯片规模从而提高可靠性和提高频谱纯度等,而采用的优化方法及其VerilogHDL实现.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杨银堂	西安电子科技大学微电子研究所	420	2932	23.0	32.0
2	史喆	西安电子科技大学微电子研究所	2	15	2.0	2.0