结构化LDPC码的高速编译码器FPGA实现

• 作者: 康桂霞 张平 朱晓暄 王文君
• 来源期刊: 数据采集与处理
• 学科: 工学
• 关键词: 结构化低密度校验码 非规则 FPGA实现 准并行编译码结构
• 年，卷（期）: 2008,（z1）
• 所属期刊栏目: 通信技术与软件无线电
• 页码范围: 113-118
• 页数: 6页
• 分类号: TN911.22
• 字数: 4108字
• 语种: 中文
• DOI: 10.3969/j.issn.1004-9037.2008.z1.026

摘要

提出一种高吞吐量、低复杂度、可扩展的非正则低密度校验(Low density parity check,LDPC)码准并行编码结构及译码结构及其实现方案,该编码结构和译码结构针对不同码长的非正则结构化LDPC码可进行相应扩展.通过对编译码算法,优化编译码结构进行调整,降低了编译码器硬件实现中的关键路径迟延,并采用Xilinx公司的Virtex-4 VLX80 FPGA芯片实现了一个码长10 240,码率1/2的非正则结构化LDPC码编码器和译码器.实现结果表明:该编码器信息吞吐量为1.878 Gb/s,该译码器在采用18次迭代情况下信息吞吐量可迭223 Mb/s.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张平	北京邮电大学泛网无线通信教育部重点实验室	298	3193	25.0	42.0
5	康桂霞	北京邮电大学泛网无线通信教育部重点实验室	20	193	7.0	13.0
9	朱晓暄	北京邮电大学泛网无线通信教育部重点实验室	3	12	2.0	3.0
13	王文君	北京邮电大学泛网无线通信教育部重点实验室	1	7	1.0	1.0