使用Verilog语言的数字VLSI设计

• 作者: J．威廉斯（著） 胡光华
• 来源期刊: 国外科技新书评介
• 学科: 工学
• 关键词: VERILOG语言 VLSI设计 设计流程 标准化 RTL
• 年，卷（期）: gwkjxspj_2008,（12）
• 页码范围: 18-19
• 页数: 2页
• 分类号: TP312

摘要

自从Verilog语言由Phil Moorby最初发明之后，该语言和它的使用发展得很快。开始时平均设计的大小是一万个门左右，模拟以验证设计是它的主要用途，但是从那时到现在在设计的尺寸方面已惊人地增长。对于大多数的设计而言，来自RTL的自动逻辑合成已经成为标准的设计流程。这种语言确实已经进化，并且被重新标准化。