使用Verilog语言建立器件模型

• 作者: 郑绮 韩威
• 来源期刊: 计算机与数字工程
• 学科: 工学
• 关键词: Verilog语言 路径延时 Verilog-XL 仿真器
• 年，卷（期）: 2001,（4）
• 页码范围: 8-13,22
• 页数: 7页
• 分类号: TP31
• 字数: 3951字
• 语种: 中文
• DOI: 10.3969/j.issn.1672-9722.2001.04.003

摘要

本文介绍了使用Verilog语言如何在Cadence设计环境中建立器件仿真模型,主要说明了整个建模的流程和使用Verilog语言作仿真时的一些特点.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	韩威		12	37	3.0	5.0
2	郑绮		1	0	0.0	0.0