FPGA时钟分配网络设计技术

• 作者: 于宗光 张惠国
• 来源期刊: 科技与创新
• 关键词: FPGA 时钟分配网络 锁相环
• 年，卷（期）: 2008,（2）
• 所属期刊栏目: PLD CPLD FPGA应用
• 页码范围: 188-190
• 页数: 3页
• 分类号: TP391.9
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2008.02.076

摘要

本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型.并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张惠国	江南大学信息工程学院	8	28	4.0	5.0