FPGA设计中的跨时钟域问题

• 作者: 俞帆 张伟欣
• 来源期刊: 现代电子技术
• 关键词: CDC 亚稳态 同步 仿真
• 年，卷（期）: 2014,（7）
• 所属期刊栏目: 电子技术应用
• 页码范围: 151-153,156
• 页数: 4页
• 分类号: TN710-34
• 语种: 中文

摘要

随着FPGA设计中的时钟频率越来越高，时钟方案越来越复杂，跨时钟域问题变成了设计和验证中的关键点。为了解决跨时钟域问题对FPGA设计造成功能错误，对跨时钟域信号采用两级寄存器或多级寄存器同步、握手协议和异步FIFO等同步方法；同时还提出了不检查时序、修改SDF文件和添加约束文件三种仿真中的技术，解决了跨时钟域产生的亚稳态现象对FPGA仿真验证造成的影响。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	俞帆		6	20	2.0	4.0
2	张伟欣		3	16	1.0	3.0