应用于SoC的全数字锁相环ASIC设计

• 作者: 季轩 毛陆虹 王子青 王峥 陈力颍
• 来源期刊: 电路与系统学报
• 学科: 工学
• 关键词: 全数字锁相环 数控振荡器 标准单元 IP核 Verilog HDL
• 年，卷（期）: 2011,（5）
• 所属期刊栏目: 论文
• 页码范围: 8-13
• 分类号: TN431.2
• 字数: 4238字
• 语种: 中文
• DOI: 10.3969/j.issn.1007-0249.2011.05.002

摘要

设计了一种全数字锁相环(All-Digital PLL).该锁相环中环形数控振荡器由使能单元构成,且环形结构分为粗调和精调两部分,具有锁定范围宽、锁定精度高、功耗低的特点,且捕获范围可以根据需要进一步拓宽.本设计基于CMOS标准单元,所有子模块均采用可综合的Verilog HDL代码描述,利于不同工艺问的移植,设计周期和复杂度大大降低.该全数字锁相环可以产生不同频率的高精度时钟信号,作为IP嵌入SoC系统.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	毛陆虹	天津大学电子信息工程学院	165	736	12.0	20.0
2	王峥	天津大学电子信息工程学院	6	33	4.0	5.0
3	季轩	天津大学电子信息工程学院	2	9	2.0	2.0
4	王子青	天津大学电子信息工程学院	1	6	1.0	1.0
5	陈力颍	天津大学电子信息工程学院	2	9	2.0	2.0