65nm工艺下基于PCI Express2.0协议的物理编码子层设计

• 作者: 刘奇浩 吕俊盛 张锋 李优 翁惠辉 赵建中
• 来源期刊: 中国集成电路
• 关键词: PCI Express2.0 物理编码子层 8b10b编解码 弹性缓冲器
• 年，卷（期）: 2013,（3）
• 所属期刊栏目: 设计
• 页码范围: 40-45
• 页数: 6页
• 字数: 2101字
• 语种: 中文

摘要

设计了一种应用于PCI Express2.0协议的物理编码子层,可以与物理媒介连接子层共同构成独立的物理层芯片.本文从面积与功耗方面对8b10b编解码的两种实现方法进行比较；并设计了复位控制器、头字符检测电路、时钟补偿弹性缓冲器、内建自测试等电路.全部电路在SMIC 65nm CMOS工艺下综合,SS工艺角、工作频率500MHz条件下芯片面积为5500 μm2,动态功耗为2.74 mW.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	翁惠辉	长江大学电子信息学院	76	228	7.0	11.0
2	张锋	中国科学院微电子研究所	59	509	10.0	21.0
3	赵建中	中国科学院微电子研究所	16	163	6.0	12.0
4	吕俊盛	中国科学院微电子研究所	2	7	1.0	2.0
5	李优	中国科学院微电子研究所	5	14	2.0	3.0
6	刘奇浩	长江大学电子信息学院	1	7	1.0	1.0