一种RS(15,9)译码器的FPGA实现

• 作者: 屈鹏 彭卫东 李明阳 林晋福 柏鹏 王峰
• 来源期刊: 科学技术与工程
• 学科: 工学
• 关键词: RS译码器 流水线 模块化 实时译码
• 年，卷（期）: 2013,（11）
• 所属期刊栏目: 论文
• 页码范围: 2980-2984
• 页数: 5页
• 分类号: TN911.22
• 字数: 2578字
• 语种: 中文

摘要

提出一种基于新的域内乘法器的RS(15,9)译码器FPGA解决方案,通过设计合理的流水线和模块化结构,使得此译码器具有实时处理的能力.根据域内乘法的特点,导出域内乘法器的等效按比特与异或逻辑运算形式.FPGA内部有大量的逻辑资源,利用这些逻辑实现的域内乘法器可以工作在更高的频率.将域内除法分解为乘法和求逆两部分,其中求逆运算采用查表法,充分利用FPGA内部SLICE的寄存器资源.仿真表明此译码器可以应用于对处理速度要求苛刻的场合,并且具有实时译码的能力.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	彭卫东	空军工程大学综合电子信息系统与电子对抗技术研究中心	45	129	6.0	8.0
2	柏鹏	空军工程大学综合电子信息系统与电子对抗技术研究中心	80	301	9.0	12.0
3	李明阳	空军工程大学装备管理与安全工程学院	35	120	6.0	7.0
4	林晋福	空军工程大学综合电子信息系统与电子对抗技术研究中心	17	72	6.0	7.0
5	屈鹏	空军工程大学装备管理与安全工程学院	4	12	2.0	3.0