“存储+逻辑”3D集成电路的硅通孔可测试性设计

• 作者: 叶靖 李晓维 胡瑜 赖李洋 郑武东 郭瑞峰 黄宇
• 来源期刊: 计算机辅助设计与图形学学报
• 学科: 工学
• 关键词: 3D集成电路 硅通孔 可测试性设计 JEDEC协议JESD229 IEEE 1149.1协议
• 年，卷（期）: 2014,（1）
• 所属期刊栏目: VLSI设计与测试及电子设计自动化
• 页码范围: 146-153
• 页数: 8页
• 分类号: TP306+.2
• 字数: 4456字
• 语种: 中文

摘要

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的“存储+逻辑”3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4％的面积开销,而测试时间缩短为已有工作的1/6.