基于Verilog HDL的IIC总线IP核设计

• 作者: 张萌 朱诚诚 石晶晶 陈斯
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: 专用集成电路 IIC总线IP核设计 仿真及硬件测试 Verilog HDL 状态机
• 年，卷（期）: 2015,（6）
• 所属期刊栏目: 电子电路设计分析及应用
• 页码范围: 1336-1340
• 页数: 5页
• 分类号: TP492
• 字数: 2857字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2015.06.026

摘要

设计片上系统时往往需要各种数据接口，为了解决片上系统间的数据传输的实际需求，设计了一种更为简捷的IIC总线接口，并利用Verilog HDL语言进行了IIC总线IP核的设计，使得所设计的IIC总线接口具有良好的移植性，实现了不同速率模式下的数据传输，可以方便地应用到片上系统、各类集成电路数据接口等设计中。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	朱诚诚	东南大学电子科学与工程学院	1	12	1.0	1.0
2	石晶晶	东南大学电子科学与工程学院	3	19	2.0	3.0
3	陈斯	东南大学电子科学与工程学院	1	12	1.0	1.0