基于门控结构的低功耗扫描测试方案

• 作者: 万培元 史岩 张万荣 王成龙 祝雪菲 薛宝华 靳佳伟 马威
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: 可测性设计 低功耗 门控扫描时钟 门控组合逻辑
• 年，卷（期）: 2015,（6）
• 所属期刊栏目: 电子电路设计分析及应用
• 页码范围: 1316-1320
• 页数: 5页
• 分类号: TN492
• 字数: 3395字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2015.06.022

摘要

针对芯片测试功耗过高，严重影响芯片的良率的问题，提出了门控扫描时钟方法和门控组合逻辑方法相结合的测试方案来降低芯片测试功耗。采用该测试方案，使用Synopsys公司的DFT Compiler软件，完成了一款电力网载波通信芯片的可测性设计。结果表明，该测试方案在不降低响测试覆盖率和不增加测试时间的前提下，最终将测试功耗降低了37.3%。该测试方案能够快速有效地降低芯片测试功耗，具有广泛的应用价值。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	万培元	北京工业大学北京市嵌入式系统重点实验室	27	78	5.0	7.0
2	张万荣	北京工业大学北京市嵌入式系统重点实验室	105	390	8.0	12.0
3	靳佳伟	北京工业大学北京市嵌入式系统重点实验室	4	13	2.0	3.0
4	王成龙	北京工业大学北京市嵌入式系统重点实验室	3	11	2.0	3.0
5	祝雪菲	北京工业大学北京市嵌入式系统重点实验室	3	11	2.0	3.0
6	史岩		2	2	1.0	1.0
7	马威		1	2	1.0	1.0