基于FPGA的流水线单精度浮点数乘法器设计

• 作者: 张征宇 彭章国 王学渊 茆骥 赖瀚轩
• 来源期刊: 微型机与应用
• 学科: 工学
• 关键词: 浮点乘法器 超前进位加法器 华莱士树 流水线结构 Vedic算法 Booth算法
• 年，卷（期）: 2017,（4）
• 所属期刊栏目: 技术与方法
• 页码范围: 74-77,83
• 页数: 5页
• 分类号: TP331.2
• 字数: 2812字
• 语种: 中文
• DOI: 10.19358/j.issn.1674-7720.2017.04.022

摘要

针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器.该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Look-ahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx(R)ISE 14.7软件开发平台上通过了编译、综合及仿真验证.结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张征宇	西南科技大学信息工程学院	33	298	12.0	15.0
3	王学渊	西南科技大学信息工程学院	23	39	4.0	5.0
6	赖瀚轩	西南科技大学信息工程学院	2	5	1.0	2.0
7	彭章国	西南科技大学信息工程学院	2	5	1.0	2.0
8	茆骥	西南科技大学信息工程学院	3	17	2.0	3.0