基于FPGA的卷积神经网络加速器

• 作者: 严晓浪 余子健 沈君成 马德
• 来源期刊: 计算机工程
• 学科: 工学
• 关键词: 卷积神经网络 现场可编程门阵列 加速器 流水线 并行化
• 年，卷（期）: 2017,（1）
• 所属期刊栏目: 体系结构与软件技术
• 页码范围: 109-114,119
• 页数: 7页
• 分类号: TP393
• 字数: 3970字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-3428.2017.01.019

摘要

现有软件实现方案难以满足卷积神经网络对运算性能与功耗的要求.为此,设计一种基于现场可编程门阵列(FPGA)的卷积神经网络加速器.在粗粒度并行层面对卷积运算单元进行并行化加速,并使用流水线实现完整单层运算过程,使单个时钟周期能够完成20次乘累加,从而提升运算效率.针对MNIST手写数字字符识别的实验结果表明,在75 MHz的工作频率下,该加速器可使FPGA峰值运算速度达到0.676 GMAC/s,相较通用CPU平台实现4倍加速,而功耗仅为其2.68％.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	严晓浪	浙江大学电气工程学院	246	1634	19.0	29.0
2	马德	杭州电子科技大学电子信息学院	2	46	2.0	2.0
3	余子健	浙江大学电气工程学院	1	41	1.0	1.0
4	沈君成	浙江大学电气工程学院	2	47	2.0	2.0