一种基于FPGA的卷积神经网络加速器设计与实现

• 作者: 仇越 柴志雷 马文涛
• 来源期刊: 微电子学与计算机
• 关键词: 卷积神经网络 现场可编程门阵列(FPGA) ZynqNet 并行计算 加速
• 年，卷（期）: 2018,（8）
• 页码范围: 68-72,77
• 页数: 6页
• 分类号: TP39
• 语种: 中文

摘要

针对卷积神经网络模型ZynqNet现有FPGA实现版本中卷积运算单元并行度低,存储结构过度依赖片外存储等问题,提出一种针对ZynqNet的FPGA优化设计.设计了双缓冲结构将中间运算结果放到片内以减少片外存储访问;将数据位宽从32位降为16位;设计了具有64个卷积运算单元的并行结构.实验结果表明,在ImageNet测试准确度相同的情况下,本文所提出的设计工作频率可达200 MHz,运算速率峰值达到1.85 GMAC/s,是原ZynqNet实现的10倍,相比i5-5200U CPU可实现20倍加速.同时,其计算能效达到了NVIDIA GTX 970GPU的5.4倍.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	柴志雷	江南大学物联网工程学院	61	462	10.0	20.0
3	仇越	江南大学物联网工程学院	2	21	2.0	2.0
4	马文涛		1	7	1.0	1.0