用于实时目标检测的FPGA神经网络加速器设计

• 作者: 李岑 贺光辉
• 来源期刊: 微电子学与计算机
• 关键词: YOLO FPGA加速器 基于列的流水线架构 低延时 高DSP效率
• 年，卷（期）: 2020,（7）
• 页码范围: 6-11
• 页数: 6页
• 分类号: TP183
• 语种: 中文

摘要

在FPGA上实现YOLO等目标检测算法,需要从模型量化到硬件优化等多种优化方法.为了缩短硬件延时,使用了三种技术:(1)利用层融合和位宽量化策略来降低计算复杂度;(2)利用具有padding跳过技术的基于列的流水线架构来减少启动时间;(3)利用设计空间探索算法来平衡流水线时间,提高DSP使用效率.为了验证提出的神经网络加速器架构,在ZC706 FPGA上实现了具有1 280×384输入的YOLO网络.与传统加速器相比,取得了1.97倍的延迟缩减或者1.54倍的DSP效率提升.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	贺光辉	上海交通大学电子信息与电气工程学院	25	32	3.0	4.0
2	李岑	上海交通大学电子信息与电气工程学院	2	7	1.0	2.0