面向卷积神经网络的FPGA加速器架构设计

• 作者: 朱少杰 李炳剑 秦国轩 裴智慧
• 来源期刊: 计算机科学与探索
• 学科: 工学
• 关键词: 硬件加速器 现场可编程门阵列(FPGA) 卷积神经网络(CNN) 参数化架构 流水线
• 年，卷（期）: 2020,（3）
• 所属期刊栏目: 人工智能
• 页码范围: 437-448
• 页数: 12页
• 分类号: TP183|TP391.41
• 字数: 7014字
• 语种: 中文
• DOI: 10.3778/j.issn.1673-9418.1906042

摘要

随着人工智能的快速发展,卷积神经网络(CNN)在很多领域发挥着越来越重要的作用.分析研究了现有卷积神经网络模型,设计了一种基于现场可编程门阵列(FPGA)的卷积神经网络加速器.在卷积运算中四个维度方向实现了并行化计算;提出了参数化架构设计,在三种参数条件下,单个时钟周期分别能够完成512、1024、2048次乘累加;设计了片内双缓存结构,减少片外存储访问的同时实现了有效的数据复用;使用流水线实现了完整的神经网络单层运算过程,提升了运算效率.与CPU、GPU以及相关FPGA加速方案进行了对比实验,实验结果表明,所提出的设计的计算速度达到了560.2 GOP/s,为i7-6850K CPU的8.9倍.同时,其计算的性能功耗比达到了NVDIA GTX 1080Ti GPU的3.0倍,与相关研究相比,所设计的加速器在主流CNN网络的计算上实现了较高的性能功耗比,同时不乏通用性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	秦国轩	天津大学微电子学院	11	7	2.0	2.0
2	裴智慧	天津大学微电子学院	2	0	0.0	0.0
3	李炳剑	天津大学微电子学院	1	0	0.0	0.0
4	朱少杰	天津大学微电子学院	1	0	0.0	0.0