基于FPGA的卷积神经网络的实现

• 作者: 李嘉辉 熊晓明 蔡述庭 陈学松
• 来源期刊: 自动化与信息工程
• 关键词: 卷积神经网络 FPGA 性能加速
• 年，卷（期）: 2018,（1）
• 所属期刊栏目: 信息技术
• 页码范围: 32-37
• 页数: 6页
• 字数: 2190字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-2605.2018.01.007

摘要

现有基于CPU或GPU的卷积神经网络实现方案,无法兼顾实时性、功耗以及便携性的要求.基于FPGA强大的并行处理能力和超低功耗,在DE1-Soc开发板上采用Verilog HDL实现了使用MNIST数据集的阿拉伯数字手写体识别卷积神经网络.网络的每一层采用流水线和时分复用方法;单个时钟周期能完成72次乘累加操作,在100 MHz的工作频率下,加速器峰值运算速度可达7.2 GMAC/s.与PC上运行的定点数版本的C语言程序相比,在相同错误率6.43％的情况下,速度是其5.2倍.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	蔡述庭	广东工业大学自动化学院	69	196	8.0	9.0
2	陈学松	广东工业大学自动化学院	29	186	5.0	13.0
3	熊晓明	广东工业大学自动化学院	9	7	1.0	2.0
4	李嘉辉	广东工业大学自动化学院	1	5	1.0	1.0